算術演算回路とパイプラインプロセッサ LSI

専用算術演算回路やそれを組み込んだパイプラインプロセッサの研究開発 を行っている。設計した回路は IP (Intelectual Module) として登録の 予定。なお、プロセッサの一部はプロジェクト実習として設計されたものである。

冗長二進 Cordic 演算回路を持つパイプラインプロセッサ (1999年)

各ビットが 0, 1, -1 を表せる冗長二進で、固定小数点数の乗算、除算、 sin, cos などを行う冗長二進 Cordic 回路を持つ 16 ビットのパイプライン プロセッサ。レジスタアレイは通常の二進となっている。
  • VDEC Rohm 4.5mm x 4.5 mm
  • 15000 ゲート
  • 10 MHz 動作
  • VHDL 1680 行
  • 1999年12月完成
  • 下側の部分 (上部は通常の 16 ビットのパイプラインプロセッサ)
  • 設計・レイアウト: 尾辻崇、堀山貴史、木村晋二

冗長二進プロセッサ (1999年)

各ビットが 0, 1, -1 を表せる冗長二進演算回路を主とした 16 ビットのパイプラインプロセッサ。レジスタアレイの 部分は冗長 4 進に符号化して面積を削減。
  • VDEC Rohm 4.5mm x 4.5 mm
  • 10000 ゲート
  • 40 MHz 動作
  • 1999年12月完成
  • VHDL 680 行
  • 下側の部分 (上部の二つは通常の 16 ビットのパイプラインプロセッサ)
  • 設計・レイアウト: 木村晋二、堀山貴史

16 ビットパイプラインプロセッサ (1998年)

  • VDEC Rohm 4.5mm x 4.5 mm
  • 5 デザイン (プロジェクト実習参加者 5 人分)
  • 16 ビット、5 段パイプライン、8 レジスタアレイをベースに 各人が設計を工夫
  • 20 MHz 動作
  • 1998年12月完成
  • レイアウト: 高木一義、木村晋二
Last modified: 2000.03.14